问什么是漏电电阻

上下拉电阻的解释:　　上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！　　上拉是对器件注入电流，下拉是输出电流；弱强只是上拉电阻的阻值不同，没有什么严格区分；对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。　　上下拉电阻： 　　1、当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V）， 这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 　　2、OC门电路必须加上拉电阻，以提高输出的高电平值。 　　3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 　　4、在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗， 提供泄荷通路。 　　5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限增强抗干扰能力。 　　6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 　　7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 　　上拉电阻：　　就是从电源高电平引出的电阻接到输出 　　1，如果电平用OC(集电极开路，TTL)或OD(漏极开路，COMS)输出，那么不用上拉电阻是不能工作的， 这个很容易理解，管子没有电源就不能输出高电平了。 　　2，如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大，压降太高），就可以用上拉电阻提供电流分量， 把电平“拉高”。（就是并一个电阻在IC内部的上拉电阻上， 让它的压降小一点）。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。 　　需要注意的是，上拉电阻太大会引起输出电平的延迟。（RC延时） 　　一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。 　　下拉电阻：和上拉电阻的原理差不多， 只是拉到GND去而已。 那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。　　上拉电阻阻值的选择原则包括: 　　1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 　　2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。 　　3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑 　　以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

比如说如果埋入地下的导线有漏电，电流被漏入地下，那么漏电电阻就是导线漏电处与大地之间的电阻；（如果是被漏到其他物体上，那就是导线漏电处与该物体之间的电阻）

漏电电阻，也称为绝缘电阻。由于电容两极之间的介质不是绝对的绝缘体，它的电阻不是无限大，而是一个有限的数值，一般很精确,如534KΩ，652KΩ电容两极之间的电阻叫做绝缘电阻，或者叫做漏电电阻，大小是额定工作电压下的直流电压与通过电容的漏电流的比值。漏电电阻越小，漏电越严重。电容漏电会引起能量损耗，这种损耗不仅影响电容的寿命，而且会影响电路的工作。因此，漏电电阻越大越好。　　漏电电阻测试法：用于已安装到管道上绝缘法兰，采用电位法测试其绝缘性能可疑时，应进行漏电电阻或漏电百分率测试。绝缘法兰漏电电阻测试的步骤如下：　　1、按照下图接好测试线路，其中a、b之间的水平距离不小于D，bc段的长度宜为30米。　　2、调节强制电源E的输出电流I1，使保护侧的管道达到阴极保护电位值。　　3、用数字万用表测定绝缘法兰两侧d、e间的电位差值△V。　　4、测定bc段的管内电流I2.　　5、读取强制电源向管道提供的阴极保护电流I1。