问DDR SDRAM控制器的软核设计

实现数据的高速大容量存储是数据采集系统中的一项关键技术。本设计采用Altera 公司Cyclone系列的FPGA 完成了对DDR SDRAM 的控制，以状态机来描述对DDR SDRAM 的各种时序操作，设计了DDR SDRAM 的数据与命令接口。用控制核来简化对DDR SDRAM 的操作，并采用自顶至下模块化的设计方法，将控制核嵌入到整个数据采集系统的控制模块中，完成了数据的高速采集、存储及上传。使用开发软件Quartus II 中内嵌的逻辑分析仪SignalTap II 对控制器的工作流程进行了验证和调试。最终采集到的数据波形表明，完成了对DDR SDRAM 的突发读写操作，达到了预期设计的目标。 DDR SDRAM 是Double Data Rate SDRAM 的缩写，即双倍速率同步动态随机存储器。 DDR 内存是在SDRAM 内存基础上发展而来的，能够在时钟的上升沿和下降沿各传输一次数据，可以在与SDRAM 相同的总线时钟频率下达到更高的数据传输率。本设计中采用Altera 公司Cyclone 系列型号为EP1C6Q240C8 的FPGA 实现控制器，以Hynix 公司生产的型号为HY5DU121622B（L）TP 的DDR SDRAM 为存储器，完成了对数据的高速大容量存储。